Komputery, oprogramowanie i dane

Monografia pokazuje pamięć jako subsystem danych: od fizyki NVM i kontrolera przez integralność, atomowość oraz boot do rejestratorów, custody, FDIR, kwalifikacji i exact-configuration evidence.

Od fault/error/failure, anomaly, success space, hazards, FMEA/FMECA, FTA, HSIA i fault-containment regions przez observability, data qualification, range/rate/freshness/consistency/model-residual monitors, persistence, confidence, ambiguity i coverage do lokalnej, hierarchicznej oraz centralnej architektury; dalej BIT, watchdog, ECC, FPGA, software, power, thermal, interfaces, voting, redundancy, reset, retry, reconfiguration, graceful degradation i safe state; na końcu telemetry, first-fault evidence, PRACA, false-positive/negative budgets, fault injection, SIL/PIL/HIL, formal, qualification, acceptance i lifecycle change control.

Rozruch jako kontrolowane przejście od nieznanego stanu do gotowości: od źródeł i domen resetu przez nadzór zasilania, zegary, konfigurację FPGA, uwierzytelniony start procesora, pamięć i graf inicjalizacji oprogramowania do watchdoga, bezpiecznego przekazania wyjść, redundancji, odporności środowiskowej, macierzy gotowości, formalnej weryfikacji, wstrzykiwania uszkodzeń oraz kwalifikacji dokładnej konfiguracji.

Od oscylatora, fazy, częstotliwości, jitteru, phase noise, driftu, aging i ADEV przez XO/VCXO/TCXO/OCXO, clock tree, fanout, PLL, deskew, source switchover, holdover, CDC/RDC i reset do monotonic/MET/OBT, UTC/TAI/GNSS, epoch, rollover i CCSDS time codes; dalej PPS, timestamping, korelacja, latency/asymmetry, IEEE 1588/802.1AS, servo, time quality, resilience źródeł oraz pełna kwalifikacja end-to-end.

Od kontraktu usługowego, hipotezy uszkodzeń, topologii i wiązki przez MIL-STD-1553, CAN, SpaceWire, Ethernet przełączany, TTE i TSN po ruch, ograniczenie opóźnień, wspólny czas i integralność end-to-end; dalej redundancja, bramy, separacja krytyczności, cyberodporność, ICD, kontrola konfiguracji oraz pełna strategia weryfikacji interfejsu.

Komputer jako system zobowiązań czasowych i informacyjnych: kontrakt, workload, CPU–FPGA, deterministyczność, pamięć, zegary, reset, zasilanie i kontrola I/O; dalej failure hypothesis, containment, redundancja, boot i recovery, izolacja software, cyberodporność, części EEE, konfiguracja, HIL, fault injection oraz lifecycle evidence.

Od deadline, zegara, schedulerów, WCET, przerwań i multicore interference przez kontrakty danych, mission state machine, estymację, GNC, FDIR, reset i tryby zdegradowane po secure boot/update, cyberodporność, traceability, SIL/HIL, coverage, qualification i konfigurację as-loaded.

Możliwości i ograniczenia programowalnej logiki: architektura, deterministyczne przetwarzanie, pamięć, CDC, reset, fixed-point, timing closure, weryfikacja i kontrola bitstreamu.

Od logiki przewodowej i pamięci magnetycznej przez ROM, EPROM i Flash po boot, loadery, obrazy FPGA, dane kalibracyjne, bezpieczne aktualizacje oraz audyt konfiguracji.